74HC165 SOP16 0.15"

74HC165D,653 – Ogólna charakterystyka i zasada działania

Układ 74HC165D,653 to zaawansowany, 8-bitowy rejestr przesuwny typu parallel-in/serial-out, wyprodukowany w technologii szybkiej krzemowej bramki CMOS (Si-gate CMOS). Omawiany komponent jest w pełni zgodny z normą standardu JEDEC 7A i charakteryzuje się bezpośrednią kompatybilnością wyprowadzeń pinów z logiczną rodziną układów Low-power Schottky TTL (LSTTL).

Układ realizuje sprzętowe, asynchroniczne ładowanie równoległe danych wejściowych z fizycznych linii od D0 do D7, co następuje w momencie, gdy wejście PL (parallel load) znajduje się w stanie niskim (LOW). Gdy wejście sterujące PL utrzymywane jest w stanie wysokim (HIGH), dane są wprowadzane synchronicznie w formie szeregowej poprzez wejście DS. Każde zarejestrowane zbocze narastające sygnału zegarowego przesuwa przetworzone bity dokładnie o jedną pozycję logiczną w prawo. Wyjścia cyfrowe są dostępne z ostatniego stopnia rejestru w formie komplementarnych sygnałów szeregowych Q7 oraz Q7 z negacją.

Wewnętrzna struktura wejścia zegarowego to zintegrowany układ bramki OR (gated-OR), co pozwala inżynierom na wykorzystanie jednego z dedykowanych pinów jako aktywnego w stanie LOW wejścia aktywacji zegara CE (clock enable). Sprzętowe przypisanie funkcji dla wejść CP (clock pulse) oraz CE jest arbitralne i może być zamienione miejscami dla optymalizacji projektu obwodu drukowanego. Przejście sygnału na linii CE z LOW na HIGH powinno następować wyłącznie przy ustalonym stanie HIGH na linii CP w celu zapewnienia przewidywalnego taktowania. Ponadto, wejście CP lub CE powinno znajdować się w stanie HIGH przed każdą zmianą logicznego stanu PL z LOW na HIGH, co skutecznie zapobiega przesunięciu danych w momencie aktywacji wejścia PL.

74HC165D,653 – Specyfikacja techniczna i parametry elektryczne

Poniżej zestawiono formalne parametry elektryczne oraz limity dla omawianego układu logicznego:

• Napięcie zasilania układu (Vcc): od 2.0V do 6.0V.
• Dopuszczalny zakres napięcia wejściowego (Vi): od 0V do Vcc.
• Dopuszczalny zakres napięcia wyjściowego (Vo): od 0V do Vcc.
• Dopuszczalna temperatura pracy otoczenia (Tamb): od -40°C do +125°C.
• Maksymalny prąd zasilania układu (Icc): 50mA.
• Ciągły prąd wyjściowy rejestru (Io): ±25mA dla napięcia wyjściowego mieszczącego się w precyzyjnym przedziale od -0.5V do Vcc+0.5V.
• Maksymalny prąd diody wejściowej (Iik): ±20mA dla napięć wejściowych utrzymujących się poniżej -0.5V lub powyżej Vcc+0.5V.
• Maksymalny prąd diody wyjściowej (Iok): ±20mA dla napięć wyjściowych utrzymujących się poniżej -0.5V lub powyżej Vcc+0.5V.
• Całkowita maksymalna moc strat (Ptot): 500mW dla modelu zaimplementowanego w obudowie SO16.
• Standard i format obudowy: SO16 (zminiaturyzowana plastikowa obudowa do montażu SMD, 16 wyprowadzeń, szerokość korpusu 3.9mm).
• Certyfikowana ochrona przed wyładowaniami elektrostatycznymi w modelu HBM (JESD22-A114E): przekracza 2000V.
• Certyfikowana ochrona przed wyładowaniami elektrostatycznymi w modelu MM (JESD22-A115-A): przekracza 200V.

74HC165D,653 – Zastosowanie w układach cyfrowych

Głównym i najbardziej powszechnym zastosowaniem w inżynierii dla omawianego układu scalonego jest sprzętowa konwersja danych cyfrowych z postaci równoległej na postać szeregową (parallel-to-serial data conversion). Element ten pobiera stany logiczne z wielu niezależnych wejść równoległych w jednym cyklu zegara, by następnie sekwencyjnie wysłać zgromadzony wektor danych do nadrzędnego mikrokontrolera lub sterownika za pomocą pojedynczej linii transmisyjnej.

Z perspektywy projektowej architektura rejestru umożliwia łatwą i praktycznie nielimitowaną rozbudowę kaskadową. W rozbudowanych topologiach sprzętowa ekspansja konwertera jest realizowana poprzez bezpośrednie, fizyczne połączenie wyjścia Q7 jednego z rejestrów z wejściem danych szeregowych DS następnego układu przesuwanego umieszczonego w linii transmisji.

Zaimplementowana funkcjonalność bramkowanego zegara umożliwia precyzyjną kontrolę transmisji oraz bieżącego stanu wszystkich wejść. Konstrukcja logiczna układu pozwala na zablokowanie operacji w dedykowanym trybie "hold (do nothing)". Zatrzymanie modyfikacji zawartości całego rejestru osiąga się wymuszając sprzętowo stan HIGH jednocześnie na wejściach PL oraz CE (przy dowolnym CP) lub analogicznie na wejściach PL i CP (przy dowolnym CE). Gwarantuje to stałą integralność sygnałów podczas celowego blokowania linii taktującej obwód. Podwyższona maksymalna dopuszczalna temperatura pracy rzędu +125°C dla wersji sprzętowej SO16 dowodzi, że komponent ten w pełni spełnia rygorystyczne kryteria operacyjne stawiane układom w aplikacjach o wysokim obciążeniu cieplnym.